1장 논리 회로

정보처리기사 필기 - 2과목 전자계산기 구조

1장 논리 회로

조합논리회로

반가산기, 전가산기, 병렬가산기, 반감산기, 전감산기, 디코더, 인코더, 디멀티플렉서, 멀티플렉서, 다수결회로, 비교기 등

순서논리회로

플립플롭, 레지스터, 카운터, RAM, CPU 등

반가산기

2×4 디코더 1개, 3입력의 OR게이트 1개

S = A⊕B

C = A·B

전가산기

3×8 디코더 1개, 4입력의 OR게이트 1개

n비트의 2진 병렬 가산기는 n개의 전가산기로 구성

회로의 논리함수가 다수결 함수를 포함

S = (A⊕B)⊕C

C = (A⊕B)C + A·B

디코더

중앙처리장치에서 번지 해독, 명령 해독 등에 사용되는 회로

AND 게이트로 구성

논리식

D0 = A' · B'

D1 = A' · B

D2 = A · B'

D3 = A · B

플립플롭

기억기능

두개의 NAND 또는 NOR 게이트로 구성

RS 플립플롭

S=0 R=0 → 상태 변화X

S=0 R=1 → 0

S=1 R=0 → 1

S=1 R=1 → 모순(동작 안 됨)

D 플립플롭

RS 플립플롭의 변형된 형태의 플립플롭

입력 값을 그대로 저장

T 플립플롭

1이 입력될 때마다 출력 단자의 상태 바뀜(외부 입력을 그대로 저장X)

JK 플립플롭의 두 개의 입력을 하나로 묶은 플립플롭

JK 플립플롭

입력 JK에 동시에 0이 입력되면 출력은 현 상태가 됨

S=0 R=0 → 상태 변화X

S=0 R=1 → 0

S=1 R=0 → 1

S=1 R=1 → 보수 toggle

MS 플립플롭

출력 측의 일부가 입력 측에 피드백 되어 유발되는 레이스 현상을 없애기 위해 고안된 플립플롭

레지스터

워드를 구성하는 비트 개수만큼의 플립플롭으로 구성

여러 개의 플립플롭은 공통 클록의 입력에 의해 동시에 여러 비트의 입력 자료가 저장됨

레지스터를 구성하는 플립플롭은 저장하는 값을 임의로 설정하기 위해 별도의 입력 단자를 추가 가능

저장값을 0으로 하는 것 : 설정해제(CLR)

디지털 IC의 특성을 나타내는 중요한 비교 평가 요소

전파 지연시간, 전력 소모, 팬 아웃(공급 전원전압X)

출처 : 2017 시나공 정보처리기사 필기